首頁 > 資源中心 > FAQ 1、 文檔目標(biāo)
在高速數(shù)字電路設(shè)計領(lǐng)域，信號時序同步是保障系統(tǒng)穩(wěn)定運(yùn)行的關(guān)鍵要素。針對多路并行信號傳輸路徑的等長線設(shè)計，本文檔系統(tǒng)闡述Altium Designer 的等長線設(shè)置方法，通過參數(shù)化控制與規(guī)則驅(qū)動策略，實(shí)現(xiàn)微米級精度的線長調(diào)節(jié)，為信號完整性（SI）優(yōu)化提供技術(shù)支撐。
2、 問題場景
當(dāng)進(jìn)行FPGA并行總線、DDR內(nèi)存通道或LVDS差分對等時序敏感電路布局時，需通過等長線設(shè)計確保信號到達(dá)時間偏差控制在±5%以內(nèi)。本文檔針對以下場景提供解決方案：
● 單線長精確標(biāo)定
● 多網(wǎng)絡(luò)同步匹配
● 規(guī)則驅(qū)動的批量化調(diào)節(jié)
3、軟硬件環(huán)境
1）、軟件版本：Altium Designer24.1.2
2）、電腦環(huán)境：Windows 10
3）、外設(shè)硬件：無
4、解決方法
1）、使用等長調(diào)節(jié)命令后選中要調(diào)節(jié)的線，出現(xiàn)長度浮標(biāo)，此時按下“Tab”鍵，打開等長線調(diào)節(jié)屬性窗口。在Source處有三個選項(xiàng)，分別是Manual（手動輸入長度），F(xiàn)rom Net（以某個網(wǎng)絡(luò)的長度為目標(biāo)），F(xiàn)rom Rules（依據(jù)設(shè)置的規(guī)則）。
圖1
2）、在以手動輸入為目標(biāo)時，Recently Used Lengths欄會列出當(dāng)前使用過的長度，如果需要的長度在里面，可以直接選擇。如果沒有需要的長度，可以在Value處手動輸入需要的長度，此處手動輸入7000。
圖2
3）、此時長度浮標(biāo)上數(shù)值變動，左側(cè)為該導(dǎo)線原長度，右側(cè)為目標(biāo)值，目標(biāo)值變更為7000，拖動等長線到目標(biāo)值。
圖3
4）、當(dāng)選擇From Net時，會列出當(dāng)前PCB上所有已布好的線以及它們的長度，選擇需要遵循的目標(biāo)網(wǎng)絡(luò)，此時選擇IN5，其長度為6356.529。
圖 4
5）、浮標(biāo)處目標(biāo)值變更為6356.529，調(diào)節(jié)等長線。
圖5
6）、選擇From Rules，等長線調(diào)節(jié)的目標(biāo)將遵循設(shè)置的規(guī)則，需在等長規(guī)則中以目標(biāo)網(wǎng)絡(luò)先設(shè)置一條規(guī)則。設(shè)置規(guī)則后才能在From Rules中看到長度規(guī)則，將其選中后，就能以規(guī)則設(shè)定目標(biāo)進(jìn)行等長線調(diào)節(jié)。
圖6
5、技術(shù)價值
通過等長線功能可以精準(zhǔn)匹配多個網(wǎng)絡(luò)的信號傳輸路徑線長，精確控制信號偏差在合理范圍，保證信號的完整性。
